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Micrel, Inc.
MIC2310
 
 
July 2008 
31
M9999-070108-A
 
UVLO and OVP Operation
The system can be protected against an under-
voltage condition or an over-voltage condition on the
V
CC
 supply by using an external resistor divider and
the UVLO and OVP pins, respectively. Figure 17
illustrates the timing of the GATE and digital pin
outputs when the input supply crosses the UVLO and
OVP thresholds. When the voltage applied to the
UVLO pin is less than the V
UVLOL
 threshold voltage or
the voltage applied to the OVP pin is greater than the
V
OVPH
  threshold voltage, the GATE drive circuitry is
disabled, the GATE fault-mode pull-down current sink
is   enabled,   and   the   DISCH   output   goes   high.
Increasing V
CC
  such that the voltage applied to the
UVLO pin increases above V
UVLOH
 or decreasing V
CC
 
such that the voltage applied to the OVP decreases
below V
OVPL
  re-enables the GATE drive circuit and
forces the DISCH output low, allowing the controller to
return to normal operation.
 
V
CC
 & V
REG
ENABLE
GATE
V
OUT
I
LOAD
PWRGD
OVP
UVLO
DISCH
VVREG(UVLOH)
V
GSPGH
V
PGH
UVLOL
V
PGL
UVLOH
OVPH
OVPL
V
GSPGH
V
PGH
V
PGL
V
PGH
VGSPGH
t
POR
 
 
Figure 17. UVLO and OVP Operation
 
 
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